（原标题：台积电A16工艺，最新共享）

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台积电打算在 2026 年底推出其 A16 1.6nm 工艺，并为其 3Dblox 本事制定 IEEE 法子。

本周在荷兰举行的通达改动平台 (OIP) 会议裸露，2nm 工艺将于本年早期流片后于 2025 年干涉坐褥，其变体名为 N2P nanoFlex，不错弃取短法子单位以取得更小的面积和更高的功率成果，也不错弃取高单位以取得更高的性能。

这将使动力成果比基础 2nm 工艺培育 12%，而 A16 在与 N2 nanoFlex 一样密度的情况下将动力成果培育 30%。台积电和英特尔齐在12 月的 IEDM 会议上详备先容了他们的 2nm 本事。

依然为 N2 和 N2 nanoflex 征战了新的布局和布线算法，而A16 增多了“超等电源轨 (SPR：super power rail)”，以便从晶圆后头为 AI 和高性能芯片想象提供电源。这也需要在 Synopsys 和 Cadence Design Systems 的 EDA 器具中进行更多的 P&R 优化。

3Dblox 法子化的形式授权央求审查正在进行中，其编号为 IEEE P3537，瞻望将于 2024 年 12 月发布厚爱公告。该进程还进行了好多矫正。

Cadence 领有针对 A16 的竣工想象进程，而 Ansys 的多物理分析器具是 Synopsys 想象进程的舛错，Synopsys 正在收购 Ansys。

台积电默示，3D 集成芯片系统 (SoIC) 工艺将成为 2nm 和16A 想象的舛错。

台积电生态系统与定约管理部负责东谈主 Dan Kochpatcharin 默示：“咱们正处于东谈主工智能期间的角落，数据中心对高性能东谈主工智能芯片的需求不时飙升。”“咱们正在哄骗东谈主工智能和机器学习来显赫培育 3D IC 想象坐褥力，并优化想象功率、性能、面积 (PPA) 和末端质地 (QoR)，”他说。

Socionext 副总裁兼大家征战部负责东谈主 Hisato Yoshida 默示：“台积电的 2nm 本事提供独特的性能和能效，加上其 3DFabric，鼓动了 Socionext 的 3D IC 改动，为数据中心、5G/6G 基础法子和角落诡计等多样应用提供可推广的搞定有打算。台积电的本事过头全面的生态系统匡助 Socionext 显赫裁汰了向市集推出有竞争力的产物的时刻。”

先进的 3D 堆叠芯片将集成在 2.5D CoWoS 工艺中，用于下一代 AI 诡计，而配备 SoIC 和 12 HBM4 内存芯片的 9-reticle CoWoS 瞻望将于 2027 年竣事认证，而 2025 年使用 2nm 和 3nm 芯片的 5.5 reticle竖立则将竣事认证。

博通 ASIC 产物部研发与工程副总裁 Greg Dix 默示：“博通于 2024 年 9 月告捷推出了业界首款 Face-to-Face 3D SoIC。该竖立选定台积电的 5nm 工艺、3D 芯片堆叠和 CoWoS 封装本事，将 9 个芯片和 6 个 HBM 堆栈集成在一个大封装中。这为瞻望在 2025 年竣事的无数 3D-SoIC 量产铺平了谈路。博通将赓续使用 3Dblox，这关于 3D IC 想象进程中 EDA 器具的互操作性来说是一个可喜的超越。”

3Dblox

3Dblox 的最新版块经过进一步发展，不错通过早期权略功能灵验处理大型 3D IC 想象。

EDA AI 引擎不错充分探索电气和物逸想象空间，复杂的 3D IC 想象不错高效、告捷地区别为单独的 2D IC 想象，从而最大适度地培育坐褥率。热耦合意味着 3D IC 系统在时序、功率、电搬动/IR 降 (EMIR) 和热分析之间具有更强的依赖性。多物理场分析通过在归拢数据库下无缝集成多个分析引擎，大大减少了诞生责任量，从而竣事了更自便的数据传输和精准的握住适度。

早期布局权略想象规章检讨 (DRC)：芯片的旋转、翻转和投影是一个复杂的过程，在 3D 环境下，这会使 DRC 变得复杂。此新功能可识别正确布局权略所必需的舛错 3D 布局权略规章，从而灵验地将权略与最终持行检讨分离开来。

自动瞄准符号插入：跟着 3D 集成尺寸的增大，需要更多瞄准符号用于工艺适度。台积电竣事了弥散自动化的正确构造进程，通过芯片旋转、翻转、投影或光学减轻放弃了诡计每个瞄准符号坐处所复杂性。这种新方法极地面简化了瞄准符号插入进程。

3Dblox 通用照顾，用于早期芯片封装协同想象：业界在芯片封装协同想象的早期阶段衰退通用条约。3Dblox 通用照顾阵势通过提供所需照顾的厚爱界说来弥补这一差距，以促进团队之间的精准交流，并确保封装和集陈规章的快速交融。

台积电正与相助伙伴相助应用生成式东谈主工智能来培育想象成果，使用大型讲话模子 (LLM) 进行责任进程、开动辅助进程剧本和寄存器传输级 (RTL) 想象和调试，以及常识助手器具和使用进程查询。这种方法有助于显赫培育想象成果，加速从创意到告捷想象的过程。

它还与电子想象自动化 (EDA) 相助伙伴相助，将 AI 应用于想象责任，以进行数字想象金属有打算优化、单位库和 EDA 诞生优化、模拟想象搬动、模拟电路优化和 3D IC 想象空间探索。AI 驱动的责任进程简化了平面权略进程，以优化热、信号和电源竣工性，从而最大适度地培育系统性能和 QoR。

亚马逊 Annapurna Labs 芯片想象子公司副总裁 Gary Szilagyi 默示：“咱们与台积电相助，为 AWS 想象的 Nitro、Graviton、Trainium 和 Inferentia 芯片提供先进的硅片搞定有打算，使咱们唐突打破先进工艺和封装本事的界限，为咱们的客户提供实在任安在 AWS 上开动的责任负载的最好性价比。”

台积电的 Kochpatcharin 默示：“这些方法仅仅咱们与 OIP 相助伙伴密切相助的几个例子，以竣事当年 AI 芯片想象从模拟想象搬动到 3D IC 想象空间探索的指标。”

https://www.eenewseurope.com/en/tsmc-drives-a16-3d-process-technology/

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